职位描述
该职位还未进行加V认证,请仔细了解后再进行投递!
岗位职责: 1、根据系统需求,制定模块设计方案,微架构,模块RTL实现 2、搭建模块仿真平台,完成仿真测试 3、参与数字前端设计流程,配合后端工程师完成时序收敛及所有流片前的规则检查 4、持续提升设计质量,包括面积,功耗,时序优化 任职要求: 1、精通Verilog设计语言,熟悉芯片设计方法学,精通低功耗设计,可靠和可测性设计 2、熟悉主流EDA工具,理解逻辑综合、Floorplan、布局布线、时序分析、功耗分析等 3、加分项:有成功流片经验,系统架构 4、加分项:熟悉SystemVerilog/ UVM等验证知识,熟悉C/C ,熟悉脚本语言
工作地点
地址:北京海淀区北京市海淀区软件园4号路中科大洋大厦


职位发布者
朱女士/..HR
锐仕方达

-
请选择
-
公司规模未知
-
公司性质未知
-
北京市昌平
相似职位
-
sr. specialist, product operation(na) 12000-24000元海淀区 应届毕业生 本科联想(北京)有限公司(联想集团)
-
素材内容策划(欧美)-剪映capcut 15000-35000元海淀区 应届毕业生 本科北京字节跳动网络技术有限公司
-
房产渠道经理 25000-40000元海淀区 应届毕业生 本科百度在线网络技术(北京)有限公司
-
组织发展 20000-35000元海淀区 应届毕业生 本科百度在线网络技术(北京)有限公司
-
文心一言_ai增长产品经理 25000-35000元海淀区 应届毕业生 本科百度在线网络技术(北京)有限公司
-
csm客户成功经理 25000-30000元海淀区 应届毕业生 本科北京小桔科技有限公司